Équipe de recherche :Research Team:
Secure and Safe Hardware (SSH)Secure and Safe Hardware (SSH)
Laboratoire :Laboratory:
Laboratoire Traitement et Communication de l'Information (LTCI)Information Processing and Communication Laboratory (LTCI)
Département :Department:
Communications et Électronique (Comelec)Communications and Electronics (Comelec)
Alaa Eddine Mazouz a rejoint l’équipe SSH de Télécom Paris le 1er septembre 2025 en tant que Maître de conférences en intelligence artificielle embarquée. Ses recherches portent sur l’IA embarquée, le deep learning frugal et l’optimisation de modèles pour des systèmes contraints en ressources, en particulier sur FPGA et architectures reconfigurables. Il s’intéresse également à l’apprentissage continu, à l’adaptation en ligne, à la compression d’images par réseaux de neurones et aux applications de vision par ordinateur pour les systèmes spatiaux.
Il a obtenu son doctorat à l’Université de Surrey (Royaume-Uni), au Surrey Space Centre, sur la reconfiguration en ligne de réseaux de neurones convolutifs pour des applications de vision embarquée à bord de satellites. Ses travaux de doctorat ont porté sur la génération automatique d’accélérateurs CNN sur FPGA, l’entraînement embarqué, l’adaptation à l’exécution et les compromis entre précision, latence et consommation. Il a ensuite effectué un postdoctorat à Télécom Paris, au sein des équipes SSH et C2S, consacré à l’IA embarquée, à la compression d’images apprise, au déploiement sécurisé de modèles et à l’apprentissage adaptatif sur FPGA.
Activités de recherche
Ses activités de recherche s’articulent autour de la conception d’algorithmes et d’architectures pour rendre les modèles d’IA plus efficaces, adaptatifs et déployables sur des plateformes embarquées. Elles couvrent notamment :
- IA embarquée sur FPGA et architectures reconfigurables pour réseaux de neurones ;
- compilation, exploration d’espace de conception et reconfiguration à l’exécution pour accélérateurs CNN ;
- deep learning frugal, compression de modèles, pruning, quantification et déploiement matériel ;
- apprentissage continu et apprentissage en ligne sur dispositif embarqué, avec adaptation progressive et experience replay ;
- compression d’images et de vidéos par réseaux de neurones, avec un accent sur les contraintes de latence, d’énergie et de ressources ;
- déploiement sécurisé de modèles d’IA, incluant watermarking, quantification-aware watermarking et chiffrement ;
- vision par ordinateur pour systèmes spatiaux, perception embarquée et applications satellitaires.
Projets et financements
- Participation au projet européen Horizon Europe ENFIELD sur l’Adaptive AI, avec des activités liées à l’IA embarquée, efficace et adaptative.
- Travaux de doctorat réalisés au Surrey Space Centre dans le contexte de projets spatiaux soutenus par la UK Space Agency et l’ESA.
- Collaborations de recherche avec Télécom Paris, Télécom SudParis, Università di Torino et partenaires académiques sur la compression d’images apprise, le déploiement FPGA et la sécurité des modèles.
Activités d’enseignement
Ses enseignements portent principalement sur la conception numérique, les architectures reconfigurables, les langages HDL, l’IA embarquée et l’optimisation de modèles pour plateformes matérielles contraintes.
- C5 SETI – Frugal AI for FPGAs : responsable du cours. Ce cours présente les méthodes de déploiement de réseaux de neurones sur FPGA, avec un accent sur les contraintes de calcul, de mémoire, de latence et d’énergie. Il couvre notamment les workflows Vitis AI, la quantification, le pruning, le profilage matériel et les compromis entre précision et performance.
- ELEC101 / ESAC – Digital Design : enseignement en conception de systèmes numériques, logique combinatoire et séquentielle, conception HDL et mise en œuvre sur FPGA.
- Reconfigurable Architectures and HDL Language : contribution aux enseignements sur les architectures FPGA, la programmation HDL et la conception de circuits numériques reconfigurables.
- Algorithms and Architectures for Digital Computing : contribution aux parties liées à la synthèse de systèmes, au High-Level Synthesis (HLS) et à la conception d’architectures numériques pour le calcul.